4) Preguntas técnicas y profesionales (las que separan a los preparados)
Aquí no basta con “sé electrónica”. En España te van a preguntar por tu forma de diseñar para fabricación, por cómo validas y por tu criterio con normativas. Y sí: te pueden pedir que dibujes un esquema en una pizarra o que expliques un layout como si estuvieras haciendo una revisión de diseño.
Q: ¿Cómo planteas el diseño de una fuente conmutada (buck) para 24 V industrial? ¿Qué miras primero?
Why they ask it: Es un caso típico en industria; evalúan criterio de selección, márgenes y robustez.
Answer framework: “Requisitos → Topología → Componentes críticos → Layout → Validación”.
Example answer: “Empiezo por requisitos: rango real de entrada, transitorios, corriente pico, eficiencia y temperatura. Selecciono topología y controlador con margen, y dimensiono inductor, MOSFET/diode, y red de compensación pensando en estabilidad. En 24 V industrial pongo mucha atención a protección: TVS, filtro de entrada y comportamiento ante load dump si aplica. El layout es clave: bucles de conmutación mínimos, planos de masa bien definidos y retorno de sense limpio. Valido con carga dinámica, arranque en frío y medición de ripple/EMI.”
Common mistake: Hablar solo de cálculos y olvidar transitorios, protección y layout.
Q: En una PCB mixta analógica/digital, ¿cómo reduces ruido en el ADC?
Why they ask it: Quieren ver si entiendes retornos, referencia, filtrado y layout real.
Answer framework: “Ruta de señal + ruta de retorno + referencia + pruebas”.
Example answer: “Primero defino la referencia: cómo entra y se distribuye Vref y su desacoplo. Luego separo físicamente la zona analógica, cuido el retorno de masa y evito que corrientes de conmutación crucen por debajo del front-end. Uso filtros RC/anti-alias donde toca y coloco el desacoplo pegado a pines, con vias cortas. Finalmente lo mido: ruido con entradas cortocircuitadas, FFT si procede, y comparo antes/después de cambios de layout.”
Common mistake: Decir “separo masas” como mantra sin explicar retornos ni cómo lo verificas.
Q: ¿Qué herramientas usas para esquemático y PCB? Pon un ejemplo de una regla de diseño (DRC) que siempre activas.
Why they ask it: En España muchas ofertas piden herramientas concretas; quieren saber si eres operativo desde el día 1.
Answer framework: “Herramienta → flujo → control de calidad”.
Example answer: “He trabajado con Altium Designer y KiCad según el proyecto. En Altium suelo configurar reglas de clearances por clase de red (por ejemplo, potencia vs señal), y reglas de ancho mínimo por corriente. También activo comprobaciones de solder mask slivers y de differential pairs cuando hay buses rápidos. Lo importante es que el DRC no sea un trámite: lo uso como checklist antes de liberar gerbers.”
Common mistake: Responder “uso X” sin demostrar que controlas reglas, librerías y liberación.
Q: ¿Cómo gestionas librerías de componentes (símbolo, footprint, 3D) para evitar errores en fabricación?
Why they ask it: Un footprint mal hecho cuesta semanas; quieren obsesión sana por la trazabilidad.
Answer framework: “Estándar interno + verificación + control de cambios”.
Example answer: “Trabajo con librería centralizada y revisiones por pares para componentes nuevos. Para cada componente crítico valido footprint contra datasheet y, si puedo, contra un modelo 3D o una pieza real. Mantengo campos de MPN, alternativos, y notas de montaje para producción. Y cuando hay cambios, versiono: no ‘edito encima’ sin control porque rompe proyectos antiguos.”
Common mistake: Confiar en librerías descargadas sin revisión.
Q: Explícame tu enfoque para EMC/EMI en un producto que debe pasar marcado CE.
Why they ask it: En España, CE no es opcional; quieren ver que diseñas para pasar ensayos, no para “rezar”.
Answer framework: “Prevención en diseño → precompliance → iteración”.
Example answer: “Empiezo en el diseño: control de bucles de corriente, desacoplos correctos, filtros en entradas/salidas, y partición de zonas ruidosas. Luego hago precompliance: near-field probe, mediciones de emisiones conducidas si tengo LISN, y reviso puntos típicos (DC/DC, clocks, cables). Si aparece un pico, no pongo ferritas al azar: identifico la fuente, el camino de acoplo y el radiador, y corrijo con cambios de layout o filtrado. Así llegas al laboratorio con probabilidades reales.”
Common mistake: Tratar EMC como “se arregla al final con ferritas”.
Q: ¿Qué normas o directivas sueles tener en mente para un producto electrónico en la UE/España?
Why they ask it: Miden si entiendes el marco mínimo de cumplimiento y documentación.
Answer framework: “Producto → riesgos → norma aplicable → evidencias”.
Example answer: “Depende del producto, pero como base pienso en el marcado CE y directivas como EMC (2014/30/EU) y LVD (2014/35/EU) cuando aplica. Si hay radio, entra RED (2014/53/EU). En seguridad funcional o industrial, miro IEC 61508 o normas sectoriales si el cliente las exige. Y no es solo ‘cumplir’: hay que generar evidencias, informes de ensayo y documentación técnica coherente.”
Common mistake: Confundir CE con un “papel” y no con un proceso de diseño + evidencias.
Q: ¿Cómo dimensionas pistas y planos de potencia? ¿Qué consideras además de la corriente?
Why they ask it: Quieren ver si piensas en térmica, caída de tensión y fabricación.
Answer framework: “Corriente + ΔT + caída + manufactura”.
Example answer: “Uso calculadoras/IPC como punto de partida, pero no me quedo ahí. Considero el cobre real (1 oz vs 2 oz), la temperatura ambiente, la disipación y la caída de tensión permitida. En potencia, prefiero planos o polígonos con vias de refuerzo y cuido cuellos de botella en pads y conectores. Y reviso con el fabricante límites de separación y tolerancias para no diseñar algo imposible de producir.”
Common mistake: Dimensionar solo por ‘amperios’ sin pensar en caída, hotspots y conectores.
Q: ¿Qué harías si en la primera tirada de prototipos la placa no arranca y no hay comunicación JTAG/SWD?
Why they ask it: Es una situación real de laboratorio; evalúan tu método bajo presión.
Answer framework: “Power → Clock/Reset → Programación → Señales → Aislar variables”.
Example answer: “Primero verifico alimentación: tensiones, secuencia, consumo y si hay cortos con cámara térmica o dedo ‘rápido’. Luego miro reset y reloj: niveles, pull-ups, oscilador funcionando. Después reviso la cadena de programación: pinout, niveles, resistencias en SWD/JTAG, y si hay conflicto con otros periféricos. Si sigue sin ir, comparo contra el esquemático y reviso el layout de esos nets; y si hace falta, corto pistas o levanto resistencias para aislar.”
Common mistake: Saltar a “el micro está muerto” sin comprobar power/reset/clock de forma sistemática.
Q: ¿Cómo integras firmware y hardware para acelerar depuración? ¿Qué entregables preparas?
Why they ask it: Buscan colaboración real: logs, puntos de test, modos de diagnóstico.
Answer framework: “Interfaces claras + observabilidad + plan de pruebas”.
Example answer: “Defino desde el esquema puntos de test y señales de debug (UART, GPIO de estado, medición de corrientes). A firmware le doy un mapa de pines estable, timing crítico y límites eléctricos. Suelo proponer un ‘modo diagnóstico’ que exponga lecturas de ADC, estados de alimentación y watchdog. Con eso, cuando algo falla, no dependes de adivinar: tienes observabilidad.”
Common mistake: Tratar firmware como ‘otro departamento’ y no diseñar para depurar.
Q: En un diseño con comunicaciones (Ethernet/CAN/RS-485), ¿qué errores típicos ves en esquemas y layout?
Why they ask it: Es una pregunta “de oficio”; quien ha sufrido bring-up la responde con cicatrices.
Answer framework: “Checklist por capa: esquema → layout → protección → pruebas”.
Example answer: “En esquema, veo mucho error en terminaciones (valores, ubicación), protección ESD mal colocada y falta de common-mode chokes donde hacen falta. En layout, el problema típico es el retorno y la referencia: pares mal acoplados, discontinuidades, y conectores sin una estrategia de masa. También se olvida el aislamiento/TVS en líneas que salen al mundo real. Lo valido con pruebas de eye/errores, y con inyección de ESD si el entorno lo exige.”
Common mistake: Responder con teoría de ‘impedancia’ sin mencionar terminación, protección y conectores.